UVM方法学与平台全貌
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核心结论
UVM 用统一的创建、配置、通信和运行机制，将激励、驱动、观测、预测和检查组织成可复用平台。先理解数据流，再记组件名字。
关键机制
- sequence 描述场景，sequencer 仲裁请求，driver 转成接口时序。
- 输入 monitor 观察真实接收，reference model 计算期望，输出 monitor 提供实际结果，scoreboard 匹配比较。
- config_db 决定参数，factory 决定实现类型，phase 决定何时创建、连接与运行。
- SystemVerilog 提供随机化等语言能力，UVM 提供平台组织方法。
小例子或流程
sequence → sequencer → driver → DUT
输入monitor → model → 期望 ┐
输出monitor ───────→ 实际 ┴→ scoreboard易错点
- 计划发送不等于 DUT 已接收，检查依赖真实观测。
- 有组件框架仍需验证目标、检查规则与覆盖反馈。
关联知识
- object与component：区分对象与组件才能理解角色的生命周期。
- test与启动流程：test 将平台角色组织成可执行场景。
- env与agent：env/agent 是协议和结构的封装边界。
- reference_model与scoreboard：预测和比较将观测转成验证结论。