数字 IC 验证学习路线

零基础 → SystemVerilog → UVM → 项目实战 → 面试

第一次来，从第一阶开始；已有基础，可以直接进入对应阶段。每阶按顺序阅读，达到完成目标后再往下走。不按天数赶进度，用能否独立解释和实践判断掌握程度。

01 · 零基础：理解电路与时序

1. CMOS 基础：先认识逻辑门与电路实现。
2. 时序分析：理解建立时间、保持时间与时钟约束。
3. FIFO 与循环缓冲区：把读写指针、空满判断与时序联系起来。

完成目标：画出一次 FIFO 入队、出队的时序，说明空满条件。若还不熟悉 Verilog 模块与时序逻辑，先补齐这些前置基础，再进入 SV。

02 · SV：写出可复用的测试平台

1. 数据类型与数组 → 过程语句与子程序。
2. 接口与测试平台连接 → 面向对象基础与对象复制。
3. 约束随机 → 线程与通信。
4. 继承多态 → 功能覆盖率。

完成目标：用 transaction 类描述一次传输，解释随机约束、mailbox 和覆盖点各自解决什么问题。每学一章，到 互动刷题入口 选择对应章节自测。

03 · UVM：串起组件、激励与检查

1. 方法学概念 → 平台搭建。
2. 组件与配置 → TLM 通信。
3. Phase 与 Objection → Sequence 与握手。
4. RAL → Factory → Callback。

完成目标：画出 sequence → driver → DUT → monitor → scoreboard 数据流，解释测试何时结束，以及如何替换组件。

04 · 项目实战：把知识变成验证证据

1. FIFO RTL + Cocotb 项目：从规格、边界语义开始，跟随测试、参考模型与回归笔记实践。
2. AXI4-Lite 协议与握手 → AXI4-Lite Slave UVM 项目：串起寄存器、UVM 平台、SVA 与覆盖率。

完成目标：能说明一个边界场景的激励、预期结果与检查方法；整理一次失败定位和回归结果。阅读项目记录后，还需在自己的仿真环境复现。

05 · 面试：用原理与项目回答问题

1. SV 54 题互动练习：先作答，再看解析；把未掌握题加入错题重练。
2. SV 面试笔记 → UVM 面试笔记：补齐概念表达。
3. 回到 项目记录，按“规格 → 平台 → 场景 → 缺陷 → 覆盖率”组织一次项目讲解。

完成目标：不看答案解释关键机制，并用项目中的具体场景支撑回答。题库采用自评，不自动判分；标记掌握前先核对解析。